臺積電2nm工藝步入正軌 預計到2025年實現(xiàn)大規(guī)模生產(chǎn)

前段時間，臺積電董事長兼首席執(zhí)行官魏哲家表示，客戶對于2nm的詢問多于3nm，看起來更受客戶的歡迎。為了應對市場對2nm工藝技術的強勁需求，臺積電持續(xù)對該制程節(jié)點進行投資，加快了2nm產(chǎn)線的建設，并進一步擴大了產(chǎn)能規(guī)劃。

臺積電在近日對官網(wǎng)上的邏輯制程內容進行了更新，稱臺積電2nm（N2）技術開發(fā)依照計劃進行并且有良好的進展。N2技術采用第一代納米片（Nanosheet）晶體管技術，在性能和功耗方面實現(xiàn)了全面的飛躍，預計于2025年開始量產(chǎn)。主要客戶已完成2nm IP設計，并開始進行驗證。此外，臺積電還開發(fā)了RDL（低阻值重置導線層）、超高效能金屬層間（MiM）電容，以進一步提高性能。

臺積電N2技術將成為業(yè)界在密度和能源效率上最為先進的半導體技術，并采用領先的納米片晶體管結構，其效能及功耗效率皆達到一個新層次，以滿足高效能運算日益增加的需求。N2及其衍生技術將因他們持續(xù)強化的市場策略，進一步擴大在該領域的技術領先優(yōu)勢。

據(jù)了解，臺積電在2nm制程節(jié)點還將引入GAA晶體管架構，有望顯著降低功耗，提高性能和晶體管密度，帶來質的改變。臺積電將在今年12月的IEDM會議上發(fā)表的一篇論文，提到了2nm制程節(jié)點將HD SRAM位單元尺寸縮小到約0.0175μm2。這對于非常依賴于SRAM密度的現(xiàn)代CPU、GPU和SoC設計，帶來更大容量的緩存來有效地提升處理大批量數(shù)據(jù)的能力。